電源適配器高速PCB布線設(shè)計(jì)經(jīng)驗(yàn)簡(jiǎn)述

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電源適配器高速PCB布線設(shè)計(jì)經(jīng)驗(yàn)簡(jiǎn)述

在電源適配器設(shè)計(jì)中，需要各種長(zhǎng)度的布線。電源適配器設(shè)計(jì)高速系統(tǒng)并不僅僅需要高速元件，更需要優(yōu)質(zhì)的設(shè)計(jì)方案。設(shè)備模擬方面的重要性與數(shù)字方面是一樣的。在電源適配器布線上，信號(hào)從線的始端（如信號(hào)源）傳輸?shù)浇K端（如負(fù)載）需要一定的時(shí)間。已經(jīng)證實(shí)，電信號(hào)在分布良好的導(dǎo)線中的傳輸速度為3×108m/s。假設(shè)布線的長(zhǎng)度為5m，信號(hào)從始端到終端就需要17ns，也就是說，信號(hào)存在17ns的延時(shí)。這種延時(shí)在低速系統(tǒng)中可以被忽略，但在高速系統(tǒng)中，這個(gè)數(shù)量級(jí)的延時(shí)是不能被忽略的。高速門電路（如74TTL系列數(shù)字集成電路）的平均延時(shí)只有幾納秒，ECL數(shù)字集成電路的延時(shí)可達(dá)1～2ns，CPLD/FPGA的延時(shí)則更小。可見，在這些高速電路系統(tǒng)中，PCB的線上延時(shí)是不能被忽略的。高速PCB設(shè)計(jì)還需考慮其他的問題，例如，當(dāng)信號(hào)在導(dǎo)線上高速傳輸時(shí)，如果始端阻抗與終端阻抗不匹配，將會(huì)出現(xiàn)電磁波的反射現(xiàn)象，它會(huì)使信號(hào)失真，產(chǎn)生有害的干擾脈沖，從而影響整個(gè)系統(tǒng)運(yùn)行。因此，在設(shè)計(jì)高速PCB時(shí)，信號(hào)延時(shí)的問題必須認(rèn)真考慮，電路分析需要引入EMI/EMC分析，在這種情況下，經(jīng)典的集成電路理論已不再適用，在電路仿真設(shè)計(jì)程序中應(yīng)使用分布電路模型。
目前，一些PCB設(shè)計(jì)人員總是根據(jù)“感覺”來進(jìn)行PCB的設(shè)計(jì)，而不是使用適當(dāng)?shù)姆椒ê鸵?guī)則。在高速系統(tǒng)中，噪聲問題是一個(gè)較基本的考慮。高頻會(huì)產(chǎn)生輻射進(jìn)而產(chǎn)生干擾。邊緣極值的速度可以產(chǎn)生振鈴，反射以及串?dāng)_。如果不加抑制的話，這些噪聲會(huì)嚴(yán)重?fù)p害系統(tǒng)的性能。而高速的模擬和/或數(shù)字電路的設(shè)計(jì)，幾乎不可能憑感覺設(shè)計(jì)出可靠的電路，因?yàn)閮H憑“感受”進(jìn)行設(shè)計(jì)可能導(dǎo)致的結(jié)果是：

?　不可預(yù)期的系統(tǒng)行為。
?　模擬系統(tǒng)傳輸路徑上產(chǎn)生不可接受的噪聲。
?　系統(tǒng)的穩(wěn)定性和可靠性會(huì)因?yàn)闇囟鹊淖兓a(chǎn)生很大的差別。
?　在同一PCB上連接的元器件上產(chǎn)生虛假的位錯(cuò)誤。
?　大量的電源適配器和地噪聲。
?　過沖、下沖及短時(shí)信號(hào)干擾等。

2．電源適配器高速電路的定義
通常，數(shù)字邏輯電路的頻率達(dá)到或超過50MHz，而且電源適配器工作在這個(gè)頻率之上的電路占整個(gè)系統(tǒng)的1/3以上，就可以稱其為高速電路。盡管現(xiàn)在的EDA工具很強(qiáng)大，但隨著電源適配器PCB尺寸要求越來越小，器件密度越來越高，PCB設(shè)計(jì)的難度并不小。如何實(shí)現(xiàn)PCB高的布通率以及縮短設(shè)計(jì)時(shí)間呢？
實(shí)際上，電源適配器與信號(hào)本身的頻率相比，信號(hào)邊沿的諧波頻率更高，信號(hào)快速變化的跳變（上升沿或下降沿）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。如果線傳播延時(shí)大于數(shù)字信號(hào)驅(qū)動(dòng)端上升時(shí)間的1/2，則可認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過一段固定的時(shí)間，如果傳輸時(shí)間小于上升或下降時(shí)間的1/2，那么在信號(hào)改變狀態(tài)前，來自接收端的反射信號(hào)將到達(dá)驅(qū)動(dòng)端。否則，反射信號(hào)將在信號(hào)改變狀態(tài)后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。

3．電源適配器高速信號(hào)的確定
通常，通過元器件手冊(cè)可以查出信號(hào)上升時(shí)間的典型值。而在PCB設(shè)計(jì)中，實(shí)際布線長(zhǎng)度決定了信號(hào)的傳播時(shí)間。如果過孔多、元器件引腳多，或者網(wǎng)絡(luò)上設(shè)置的約束多，將導(dǎo)致延時(shí)增大。一般情況下，高速邏輯器件的信號(hào)上升時(shí)間約為0.2ns。
以Tr表示信號(hào)上升時(shí)間，Tpd表示信號(hào)線傳播延時(shí)，若Tr>4Tpd，信號(hào)落在安全區(qū)域；若2Tpd<Tr≤4Tpd，信號(hào)將落在不確定區(qū)域；若Tr≤2Tpd，信號(hào)將落在問題區(qū)域。當(dāng)信號(hào)落在不確定區(qū)域或問題區(qū)域時(shí)，應(yīng)該使用高速布線方法進(jìn)行PCB設(shè)計(jì)。

4．電源適配器高速PCB設(shè)計(jì)流程
信號(hào)完整性（SignalIntegrity）是指電路系統(tǒng)中信號(hào)的質(zhì)量。如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳送到接收端，就稱該信號(hào)是完整的。隨著電子技術(shù)的不斷發(fā)展，各種信號(hào)完整性問題會(huì)層出不窮，而且可以預(yù)見，今后還會(huì)出現(xiàn)更多的問題。所以，了解信號(hào)完整性理論，進(jìn)而指導(dǎo)和驗(yàn)證高速PCB設(shè)計(jì)是一件刻不容緩的事情。
傳統(tǒng)的PCB設(shè)計(jì)一般經(jīng)過原理圖設(shè)計(jì)、布局、布線、優(yōu)化4個(gè)主要步驟。由于缺乏高速分析和仿真指導(dǎo)，信號(hào)的質(zhì)量無法得到保證，而且大部分問題必須等到制板測(cè)試后才能發(fā)現(xiàn)，這就大大降低了設(shè)計(jì)的效率，增加了成本，顯然在激烈的市場(chǎng)競(jìng)爭(zhēng)下，這種設(shè)計(jì)方法是很不利的。于是，針對(duì)高速PCB設(shè)計(jì)，業(yè)界提出了一種新的設(shè)計(jì)思路，稱為“自上而下”的設(shè)計(jì)方法，這是一種建立在實(shí)時(shí)仿真基礎(chǔ)上優(yōu)化的高效設(shè)計(jì)流程，如圖1-3-1所示。

從圖1-3-1可以看出，在完成高速PCB設(shè)計(jì)前，經(jīng)過多方面的仿真、分析和優(yōu)化，可以避免絕大部分可能產(chǎn)生的問題。如果依托強(qiáng)大的EDA仿真工具，基本上能實(shí)現(xiàn)“設(shè)計(jì)即正確”的目的。

5．傳輸線
傳輸線（TransmissionLine）是指由兩個(gè)具有一定長(zhǎng)度的導(dǎo)體組成回路的連接線，有時(shí)也稱為延遲線。PCB上的傳播信號(hào)的路徑一般可以分為兩種，如圖1-3-2所示。一種是普通意義下的布線，一般認(rèn)為在任何時(shí)段布線上的任意點(diǎn)上的電勢(shì)都相等；另一種是傳輸線，傳輸線要考慮信號(hào)傳播時(shí)的影響，并假定信號(hào)在傳輸時(shí)，沿傳輸線上的每一點(diǎn)都有不同的電勢(shì)。

6.電源適配器高速PCB設(shè)計(jì)規(guī)則總結(jié)及原因分析

1）PCB 時(shí)鐘頻率超過5MHZ 或信號(hào)上升時(shí)間小于5ns，一般需要使用多層板設(shè)計(jì)。

原因：采用多層板設(shè)計(jì)信號(hào)回路面積能夠得到很好的控制。

2）對(duì)于多層板，關(guān)鍵布線層（時(shí)鐘線、總線、接口信號(hào)線、射頻線、復(fù)位信號(hào)線、片選信號(hào)線以及各種控制信號(hào)線等所在層）應(yīng)與完整地平面相鄰，優(yōu)選兩地平面之間。

原因：關(guān)鍵信號(hào)線一般都是強(qiáng)輻射或極其敏感的信號(hào)線，靠近地平面布線能夠使其信號(hào)回路面積減小，減小其輻射強(qiáng)度或提高抗干擾能力。

3）對(duì)于單層板，關(guān)鍵信號(hào)線兩側(cè)應(yīng)該包地處理。

原因：關(guān)鍵信號(hào)兩側(cè)包地，一方面可以減小信號(hào)回路面積，另外防止信號(hào)線與其他信號(hào)線之間的串?dāng)_。

7.布線的整理

如果你所使用的EDA工具軟件能夠列出信號(hào)的布線長(zhǎng)度，檢查這些數(shù)據(jù)，你可能會(huì)發(fā)現(xiàn)一些約束條件很少的信號(hào)布線的長(zhǎng)度很長(zhǎng)。這個(gè)問題比較容易處理，通過手動(dòng) 編輯可以縮短信號(hào)布線長(zhǎng)度和減少過孔數(shù)量。在整理過程中，你需要判斷出哪些布線合理，哪些布線不合理。同手動(dòng)布線設(shè)計(jì)一樣，自動(dòng)布線設(shè)計(jì)也能在檢查過程中進(jìn)行整理和編輯。

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| 發(fā)布時(shí)間：2019.06.29 來源：電源適配器廠家

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